关注官方微信

可演化组合逻辑数字电路的静电放电抗扰特性

日期:2017年09月22日



可演化组合逻辑数字电路的静电放电抗扰特性

(湖北中医药高等专科学校 湖北 荆州 434020)

 

【摘要】随着科技飞速发展,集成电路工艺以及设计技术日渐完善,数字电路系统日渐复杂化,电磁敏感度不断提高。

同时,电磁环境复杂多变,静电放电频繁出现,电力系统电磁环境效应大幅度强化,需要优化利用可靠性较高的容错技

术、抗扰技术等,最大化提高电力系统的安全性、可靠性,实现最大化的运营效益。本文多角度客观分析了可演化组合

逻辑数字电路系统设计,多层次探讨了可演化组合逻辑数字电路多目标演化算法,静电放电抗扰特性实验以及静电放电

防护。

【关键词】可演化组合逻辑数字电路;静电;放电;抗扰特性

【中图分类号】TN791 【文献标识码】A 【文章编号】1009-5624(2017)09-0018-03


1 引言

在新形势下,静电放电是近场危害源方面特别常见的一种类型,放电过程中会形成瞬时电流、高电压等,电磁环境效应应运而生,出现大量的磁、电、热等。也就是说,可演化组合逻辑数字电路在受到电磁辐射静电等影响的同时,也会直接受到射频干扰,加上电磁环境效应作用,数字电路无法处于稳定运行中,必须全方位优化设计数字电路系统,客观分析静电放电抗扰特性,提高数字电路静电放电抗扰性能,避免故障问题频繁出现,促使电力系统处于高效运行中。

2 可演化组合逻辑数字电路系统设计

就可演化组合逻辑数字电路系统而言,是由控制单元、可重构处理单元组合而成,各自发挥着多样化作用。控制单元负责一系列操作,比如,演化算法,而其中的可重构处理单元任务并不相同,执行系统任务是其负责的。通常情况下,控制单元可以不借助人工干预等,便能自动化调整电路单元拓扑结构,对其进行合理化的实时重构,进行功能评价操作。就可重构处理单元来说,又由多种元素组合而成,比如,内部网络、具有多样化功能的数字逻辑间的各个计算节点,在阵列结构作用下,构建有着具体形式的冗余电路。相关人员要围绕计算节点,科学配置数字逻辑运算功能,需要全方位客观分析其中的计算节点,根据数字电路运行情况,科学配置数字运算程序,优化利用网络技术,促使控制系统计算节点、输入端口信息数据流等处于统一的网络结构体系中,相互作用、相互影响。其中的演化控制单元也是由多种元素组合而成,比如,Nios 软件处理器、多目标进化算法,能够全面、客观评价可重构处理单元电路拓扑结构,根据实际情况,对其进行合理化配置。同时,在演化算法作用下,可重构处理单元可以顺利生成配置信息,优化完善内部电路拓扑结构,充分发挥数字逻辑所具有的功能,进行必要的基本运算。

3 可演化组合逻辑数字电路多目标演化算法

在可演化组合逻辑数字电路运行过程中,多目标演化算法、N i o s Ⅱ处理器是演化控制单元必不可少的重要组成要素,要多层次准确把握其中的多目标演化算法,充分发挥其多样化作用,优化完善其中可重构单元信息数据,促使电路拓扑结构更加完善,并进行数字逻辑方面的运算。在分析静电放电抗干扰特性方面,相关人员必须准确把握多目标演化算法,要客观分析(1+ λ)演化对策、多目标非支配演化算法,结合多目标演化算法步骤,进行一系列操作。就多目标演化算法来说,其核心步骤体现在多个方面,相关人员先要结合可演化组合逻辑数字电路,科学生成(1+ λ)下初始种群,可以将其称之为 S,全方位客观评估其中的元素,选出最佳元素,看其是否符合相关规定,如果符合,便可以将其放入到对应的多目标优化种群中,全方位客观分析多目标种群规模,看其是否达到规定的范围,如果达到,便可以进行进一步操作,生成新的种群,科学合并多样化的种群,严格按照相关等级进行合理化排列,明确适应度,准确把握数字化电路运行过程中逻辑运算功能,全面、深入把握运行中的可演化组合数字电路情况,以多目标演化算法为基点,围绕静电放电原理,做好静电放电抗干扰特性实验工作,客观分析可演化组合逻辑数字电路运行过程中受干扰情况,针对存在的干扰问题,借助信息化手段,构建合理化自动化监督管理系统,全方位动态监督数字化电路静电放电抗干扰特性,随时发现出现的隐患问题,进行合理化处理,避免可演化组合逻辑数字电路频繁受到干扰,不断提高电路整体运行效益。

4 可演化组合逻辑数字电路的静电放电抗扰特性

4.1 可演化组合逻辑数字电路静电放电

在可演化组合逻辑电路运行过程中,静电放电已成为一种普遍现象,想要提高数字电路静电放电抗扰特性,相关人员必须全方位客观分析静电放电产生原理。从某种角度来说,静电放电属于电荷转移,摩擦起电、感应起电是静电重要组成部分。当两个绝缘体相互摩擦的时候,电荷会不断转移,一旦绝缘体被分离,绝缘体中的电荷将无法顺利转移,出现正负电极。其中的感应起电可以在静电场内科学设置导体,具有电中性,会出现电荷分离现象,进而,出现静电现象。由于静电电荷测量难度较大,在测量静电电荷过程中,相关人员大都需要先根据具体要求,客观测量对应的电压,获取电荷数值。通常情况下,电荷数值并不是动态变化的,处于固定状态,在物体分离情况下,电容也会大幅度降低,电压会有所增加,在静电放电抗干扰测试方面,我国已进行了明确化规定,应用到实践中的测试方法不止一种,间接放电测试、接触放电测试等。在静电放电过程中,会产生一定高强度的感应电流、感应电压,会形成电磁场,对可演化组合逻辑数字电路造成不同程度的影响。

4.2 可演化组合逻辑数字电路静电放电抗扰特性实验

在科学技术发展的浪潮中,数字电路系统日渐复杂化,相关人员需要坚持相关原则,多层次进行相关实验,比如,数字电路演化抗扰实验,最大化提高数字电路的静电放电抗扰特性。在实验过程中,相关人员需要根据相关规定,科学选择人体静电放电模拟器,尽可能选择 N S6100-2A 一类型的静电放电发生器,将人体—金属模型作为静电放电模型,科学设置电路单元,进行合理化配置,优化调整可演化组合逻辑数字电路拓扑结构,为提高对应的静电放电抗扰特性做好铺垫。在实验过程中,相关人员要准确把握数字化电路运行过程中静电放电电磁脉冲,尤其是对应的注入点,明确实验数字电路工作状态,科学注入静电放电,全方位动态检测可演化组合数字电路不同输出端口被干扰的具体次数,全面、准确记录对应的信息数据。在实验过程中,会发现如果静电放电干扰电压等级不相同,电磁脉冲注入点作用下电路受干扰次数并不相同,最多可以达到 60 多次。如果站在运行过程中,可演化组合逻辑数字电路放电电压为 300V,相关人员便可以进行相关的实验操作,结合各方面情况,科学设置实验室温度,将其动态控制在 23  27 摄氏度之间,也要控制好实验室湿度,35%  45% 间,在实验操作过程中实验室内不能出现较强电磁,避免进行的静电放电抗扰特性实验受到干扰。

在实验过程中,静电放点注入电压并不是固定不变,处于波动状态,会不断升高。随之,可演化组合逻辑数字电路干扰次数也会不断增加,但在多方面主客观因素作用下,注入点静电放电干扰呈现出不同的特性。在正极性静电放电被注入之后,可演化组合数字电路受到干扰的次数会有所变化,在 2  16 次之间。如果在实验过程中,放电电压在 300  600V 之间,可演化组合数字电路某注入点所受干扰次数最多,而某注入点干扰次数会最少,放电电压在 700  1000V 间,可演化组合逻辑数字电路中,多个注入点中也会出现干扰次数最多与最少。如果给可演化组合逻辑数字电路注入负极性静电放电,数字化电路所受干扰次数在 6  27 次之间,干扰次数和可演化组合逻辑数字电路运行过程中某些注入点有着某种必然联系。在演化抗扰具体操作实践程序方面,相关人员要科学选择目标线路,科学选择基准电路下的二位乘法器,在随机法作用下,科学构建可演化组合电路模型,将静电放电干扰模型巧妙应用其中。如果可演化组合电路处于正常运行情况,相关人员要仔细观察数字化电路功能,及其会对电路功能造成的不同程度影响,全面、客观评估造成的影响。相关人员要坚持相关原则,严格按照相关规定,科学设置可演化式电路模型,将十行十列作为基点,围绕演化资源,科学设置逻辑节点,采用随机方法,在可用的各类资源中,科学选择受扰节点,客观分析受扰节点分布情况以及比例,准确把握可演化组合数字电路运行中出现干扰的具体情况。在此基础上,相关人员需要客观分析可演化组合逻辑数字电路运行过程中出现的各类故障,各自发生率,以目标电路为基点,进行合理化的独立演化,干扰次数以 10次为基点,明确数字化电路运行中的峰值,避免数字化电路静电放电干扰特性受到遗传算法自身随机性的影响。此外,在实验过程中,相关人员需要根据可演化组合逻辑数字电路各方面情况,特别是运行过程中频繁出现的故障问题,明确对应的拓扑结构,客观分析运行过程中不同节点工作状态,以节点运行状态为基点,采取多样化措施最大化提高电路静电放电抗干扰性能,有效抵抗日常运行过程中出现的静电放电干扰。

4.3 可演化组合逻辑数字电路静电放电防护对策

在运行过程中,电力企业要根据可演化组织逻辑数字电路具体运行情况,围绕出现的故障问题,以静电放电干扰为基点,提高数字化电路静电放电抗干扰性能的基础上,要多层次采用适宜的静电放电防护对策。在静电放电防范方面,电力企业要优化利用防护方法,比如,静电中和、静电屏蔽。相关人员要严格按照相关规定,进行合理化的放电防护操作,比如,空气放电、接触放电。在空气放电方面,相关人员要以 EUT 为中心,做好放电试验,操作过程中,要把握好放电电极和 EUT 之间的距离,即 2 毫米,在接触放电方面,相关人员让 EUT、放电电极二者直接接触,顺利实现放电,需要注意的是:在打开放电开关之前,相关人员要让放电电极顶端、E U T 二者合理接触。在垂直和水平耦合放电方面,相关人员要根据具体情况,科学放置垂直耦合板、水平耦合板,要控制和 EUT 间的距离,即 0.1毫米。在垂直耦合放电方面,相关人员要让垂直耦合板、E U T 处于平行状态,以垂直耦合板某垂直边为基点,选取中心位置,开展放电工作。在水平耦合放电方面,相关人员需要让水平耦合板和放电枪处于垂直状态,实现放电。此外,在日常运行过程中,电力企业要根据可演化组合逻辑数字电路受静电放电干扰具体情况,优化完善已构建的管理制度,制定合理化的检修维护方案,定期安排专业人员做好检修维护工作,要严格按照相关规定,采用合理化的检修维护方法,全方位仔细检查可演化组合逻辑数字电路,客观分析系统设备被干扰情况以及出现的隐患问题,客观分析的基础上,科学处理隐患问题,确保可演化组合逻辑数字电路处于稳定运行中。

5 结语

总而言之,在新形势下,可演化组合逻辑数字电路静电放电干扰是一种常见现象,在电路运行过程中,电力企业必须全方位客观分析静电放电干扰,要将其放在核心位置。电力企业要客观分析静电放电这一现象,科学设计可演化组合逻辑数字电路系统,准确把握可演化组合逻辑数字电路多目标演化算法,进行必要的静电放电抗扰特性实验,采用合理化的静电放电防护对策。以此,不断提高可演化组合逻辑数字电路静电放电抗干扰性能,避免电路频繁受到静电放电干扰,降低电路故障问题发生率,促使可演化组合逻辑数字电路处于高效运行中,确保电力系统运行中具有较好的经济与社会效益,更好地为地区经济稳定发展服务。

 

【参考文献】

[1] 巨政权,原亮,满梦华,常小龙 .FPGA 静电损伤容错系统设计及演化修复能力研究 [J]. 高电压技术,2012,11:2848-2857.

[2] 李榕桂 . 智能电网电力集中器静电放电抗扰度机理及防护方法探讨 [J]. 通讯世界,2016,03:210-211.

[3] 伟,黄新波,章云 . 电容型高压设备介损在线监测系统的现场采集单元设计 [J]. 计算机测量与控制,2010,01:233-236+242.

[4] 朱继祥,李元香 . 一种分解演化的电路自动设计方法 [J].计算机系统应用,2010,08:52-56.

[5] 吴会丛,王金泽,周万珍 . 基于容错测试的高鲁棒性模拟电路演化设计 [J/OL]. 高电压技术,2016(05).

[6] 满梦华,刘尚合,常小龙,巨政权,褚杰 . 可演化组合逻辑数字电路的静电放电抗扰特性 [J]. 高电压技术,2012,09:2322-2328.

[7] 孙艳梅 . 基于 FPGA 动态部分重构的数字系统在线演化技术研究 [D]. 南京航空航天大学,2015.

[8] 崔新风,娄建安,褚杰,原亮,丁国良 . 基于类神经网络模型的电路演化实现方法 [J]. 计算机工程,2011,04:175-177.

[9] 宋晓东,周振宇,肖勇 . 一种可重构数据压缩信息处理系统的设计实现 [J]. 电子世界,2014,03:157-159



论文发表于信息记录材料》

信息记录材料》编辑部 



Copyright©2017 信息记录材料 京ICP备14789658号 技术支持:鸿博科技

在线客服

返回顶部